一、电源线
宽度：最大工作电流要求宽度 X 3倍
以树枝状铺开,不要环状铺开
压降: 宽度\长度\温度三个要素,有计算工具.
二、地线
模、数单独接地
路线：无限循环。以减少不同地的压差
三、信号线
3W原则：线中至线中3倍线宽
50mil以上距离平行电源线
3种元件远离：晶振、电感、电磁
上下层垂直
四、晶振
失败案例：
线宽 > 8mil,越宽越好
线长尽量相等，频率越高越重要;
和芯片同层尽靠，
远离电感、电磁;
电容布在芯片、晶振之间;
底面不布线，底面不布线，底面不布线，干扰大！
电路底层挖穿1到2层晶振，不履铜，不履地，因为：1_防寄生电容(相近的层状金属层寄生电容大，2_防热传递致偏频。
电路用粗地线包围，导线也被包围，且地线多打过孔。
晶振：晶振周围要包地，有条件打一圈地过孔。晶振不能离板边过近，注意应力要求。敏感信号远离晶振，内层走线也要避开晶振投影区域。
贴一个网上的正确示例：
晶振电路的PCB设计
位置要选对：晶振内部是石英晶体，如果不慎掉落或受不明撞击，石英晶体易断裂破损，所以晶振的放置远离板边，靠近MCU的位置布局。
两靠近：耦合电容应尽量靠近晶振的电源管脚，如果多个耦合电容，按照电源流入方向，依次容值从大到小摆放；晶振则要尽量的靠近MCU。
走线短：所有连接晶振输入/输出端的导线尽量短，以减少噪声干扰及分布电容对晶振的影响。
高独立：尽可能保证晶振周围的没有其他元件。防止器件之间的互相干扰，影响时钟和其他信号的质量。晶振周围 1mm 禁布器件，0.5mm 禁布过孔走线，所有晶振下不打过孔(包括地过孔)。
外壳要接地：晶振的外壳必须要接地，除了防止晶振向外辐射，也可以屏蔽外来的干扰。
原理图设计要点：
(1)、晶振电源去耦非常重要，建议加磁珠，去耦电容选两到三个，容值递减。
(2)、时钟输出管脚加匹配，具体匹配阻值，可根据测试结果而定。
(3)、预留的电容C1，容值要小，构成了一级低通滤波，电阻、电容的选择，根据具体测试结果而定。
PCB设计要点：
(1)、在PCB设计是，晶振的外壳必须接地，可以防止晶振的向往辐射，也可以屏蔽外来的干扰。
(2)、晶振下面要铺地，可以防止干扰其他层。因为有些人在布多层板的时候，顶层和底层不铺地，但是建议晶振所在那一块铺上地。
(3)、晶振底下不要布线，周围5mm的范围内不要布线和其他元器件(有的书是建议300mil范围内，大家可以参考)，主要是防止晶振干扰其他布线和器件。
(4)、晶振不要布在板子的边缘，因为为了安全考虑，板卡的地和金属外壳或者机械结构常常是连在一起的，这个地我们暂且叫做参考接地板，如果晶振布在板卡的边缘，晶振与参考接地板会形成电场分布，而板卡的边缘常常是有很多线缆，当线缆穿过晶振和参考接地板的电场是，线缆被干扰了。而晶振布在离边缘远的地方，晶振与参考接地板的电场分布被PCB板的GND分割了，分布到参考接地板电场大大减小了。
(5)、当然时钟线尽量要短。如果你不想让时钟线走一路干扰一路，那就布短吧。还有一点，关于晶振的选择，如果你的系统能工作在25M，就尽量不要选50M的晶振。时钟频率高，是高速电路，时钟上升沿陡也是高速电路，需要考虑信号完整性。
补充：
1、晶振下方不要走线，晶振出线包地，走线过程不能隔断，不要过孔换层；
2、晶振引出的两根时钟线也要短，防止形成发射天线；
3、晶振输出脚串电阻，加22或33PF等滤波电容, 电容到地路径要短；
4、可以使用扩频、展频等手段，但需要硬件支持晶振，同时也可能会影响高速信号质量；
5、屏蔽晶振，金属外壳检查接地，必要时可贴吸波材料进行防护。
原文链接：
01 晶体振荡单元(无源晶振)的布线规则
1、振荡电路(振荡单元、振荡电容)应配置在振荡IC附近；
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