电阻(4)之上拉电阻与下拉电阻详解

上拉(Pull Up )或下拉(Pull Down)电阻(两者统称为“拉电阻”)最基本的作用是:将状态不确定的信号线通过一个电阻将其箝位至高电平(上拉)或低电平(下拉),无论它的具体用法如何,这个基本的作用都是相同的,只是在不同应用场合中会对电阻的阻值要求有所不同,从而也引出了诸多新的概念,本节我们就来小谈一下这些内容。

如果拉电阻用于输入信号引脚,通常的作用是将信号线强制箝位至某个电平,以防止信号线因悬空而出现不确定的状态,继而导致系统出现不期望的状态,如下图所示:

在实际应用中,10K欧姆的电阻是使用数量最多的拉电阻。需要使用上拉电阻还是下拉电阻,主要取决于电路系统本身的需要,比如电阻,对于高有效的使能控制信号(EN), 我们希望电路系统在上电后应处于无效状态,则会使用下拉电阻

假设这个使能信号是用来控制电机的,如果悬空的话,此信号线可能在上电后(或在运行中)受到其它噪声干扰而误触发为高电平,从而导致电机出现不期望的转动,这肯定不是我们想要的,此时可以增加一个下拉电阻

而相应的,对于低有效的复位控制信号(RST#),我们希望上电复位后处于无效状态,则应使用上拉电阻

大多数具备逻辑控制功能的芯片(如单片机、FPGA等)都会集成上拉或下拉电阻,用户可根据需要选择是否打开,STM32单片机GPIO模式即包含上拉或下拉,如下图所示(来自ST数据手册):

根据拉电阻的阻值大小,我们还可以分为强拉或弱拉(weak pull-up/down),芯片内部集成的拉电阻通常都是弱拉(电阻比较大),拉电阻越小则表示电平能力越强(强拉),可以抵抗外部噪声的能力也越强(也就是说,不期望出现的干扰噪声如果要更改强拉的信号电平,则需要的能量也必须相应加强),但是拉电阻越小则相应的功耗也越大,因为正常信号要改变信号线的状态也需要更多的能量,在能量消耗这一方面,拉电阻是绝不会有所偏颇的,如下图所示:

对于上拉电阻R1而言,控制信号每次拉低L都会产生VCC/R1的电流消耗(没有上拉电阻则电流为0),相应的,对于下拉电阻R2而言,控制信号每次拉高H也会产生VCC/R2R 电流消耗(本文假设高电平即为VCC)。

强拉与弱拉之间没有严格说多少欧姆是强弱的分界,一般我们使用的拉电阻都是弱拉,这样我们仍然可以使用外部控制信号将已经上/下拉的信号线根据需要进行电平的更改。

强拉电阻的极端就是零欧姆电阻,亦即将信号线直接与电源或地相连接,比如,对于EEPROM存储芯片24C02应用电路,如下图所示:

其中,E0,E1,E2(地址配置位)在应用中通常都是直接强上拉到电源VCC,或强下拉到GND,因为存储芯片的地址在系统运行过程中是不会再发生变化的,同样,芯片的写控制引脚WC(Write Control)也被强下拉到GND。

电阻作为输出(或输入输出)时牵涉到的知识点会更多一些,但本质的功能也是将电平箝位,最常见的输出上拉电阻出现在开集(Open Collector,OC)或开漏(Open Drain,OD)结构的引脚。

我们有很多芯片的输出引脚是推挽输出结构(Output Push-Pull),如下图所示(还有一种反相输出的结构,本质也是一样的):

推挽输出结构引脚的特点是:无论引脚输出高电平“H”还是低电平“L”,都有比较强的驱动能力(输入或输出电流能力)!

当推挽输出结构的控制信号为低电平“L”时,Q1截止Q2导通电阻,电流I1由电源VCC经负载RL与三极管Q2流向公共地,我们称此电流为灌电流(Sink Current),也就是外部电流灌入芯片内部,如下图所示:

相应的,当推挽输出结构的控制信号为高电平“H”时,Q1导通Q2截止,电流I1由电源VCC经三极管Q1与负载RL流向公共地,我们称此电流为拉电流(Source Current),也就是芯片内部可以向外提供的电流(所以称之为“源电源”),从另一个角度讲,也就是外电路可以从芯片中拉走多少电流,如下图所示:


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