镜音リン 发表于 2018-2-16 23:22
去耦半径和其他参数有什么关系？我看murata的图表2颗100uF的mlcc就可以在任何频率下比单颗0.1uf阻抗差不多 ...
去耦半径不光和容量有关系，还和电容的材质（CG还是CT），封装形式，DC bias性能，F0，ESR，ESLcpu电容，介质吸收率等等有关系，不是一两句话说的清楚的，通常会进行PI的仿真和测试才能确定。对于局部VDP，通常会设定一个目标的Pz0，然后通过电容选型和设计来达到要求，再用Hyperlynx这类的软件来验证设计，最后测试并改进设计，如果你做过SIP级的仿真应该很能理解我说的这些。ASIC我没有做过设计，但是套路是一样的，我跟海思的朋友探讨过。
另外，对于电容类型，随着频率的上升，CG电容性能会更好，但是CG的容量不能做的太大，你说的100uF的MLCC，按照目前的科技水平，我还没见过0805以下能做到的，而且肯定是CT材质cpu电容，这类电容在电源上的应用频率一般认为不会超过20MHz，高频下对PI没有什么贡献（容量和封装决定的），这也是为什么很多电源的spec只告诉你数MHz以内的性能，甚至只标注到1MHz，比如PSRR。下图就是TI TPS62130 DCDC芯片的PSRR性能，从中可以看出该芯片环路带宽的大致范围（按照要求），你可以参考下。
主板上一般采用多通道MOS控制器外加上下臂MOS的形式，成本低，电流大，但是Fsw会更低，环路带宽的可调整范围会更小一些，不如集成IC，比如TI TPS62130这种。所以才要更好的PI设计才能满足X86 CPU这种高功耗IC的要求。说了这么多，其实我想说的是主板上那些电容的应用频率和CPU底部这些电容是不一样的，所以我一直在说去耦半径这个话题。而且那些电容都是采用并联方式，目的就是为了降低高频下的Z0。
我不清楚你是如何知道CPU底部拆下来的电容就是1uF和10uF这两种容值的，LCR表测试得到的容量吗？还是读intel的spec知道的。不过只是给一般的数字电路做去耦用，倒也不是不可以，只不过因为现在CMOS工艺的ASIC多，用的没104电容那么普及罢了。
电阻电容本我自己用的是三星和村田的，一部分是自己买的，一部分是SC厂家送给我的
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